Active-HDL

Создание и моделирование проектов FPGA

Active-HDL™ – это интегрированное решение для создания и моделирования проектов ПЛИС в среде групповой разработки на платформе Windows®.  Интегрированная среда разработки (Integrated Design Environment – IDE) Active-HDL – это полный комплект языковых инструментов HDL, графических средств описания и система смешанного моделирования на уровнях RTL/gate-level для быстрого создания и верификации проектов ПЛИС.

Менеджер маршрута проектирования дает доступ к более чем 120 инструментам САПР и ПЛИС в процессе описания проекта, моделирования, синтеза и его топологической реализации, и позволяет группам разработчиков оставаться на единой общей платформе во время всего процесса проектирования ПЛИС. Active-HDL поддерживает все основные семейства iПЛИС компаний Altera®, Atmel®, Lattice®, Microsemi™ (Actel), Quicklogic®, Xilinx® и других.

Далее…

Riviera-PRO

Функциональная верификация

Riviera-PRO™ направлена на решение задач верификации для инженеров, создающих завтрашние передовые ПЛИС и системы на кристалле (System on Chip – SoC). Riviera-PRO даёт возможности максимальной продуктивности в разработке тестов, их повторном использовании и автоматизации, сочетая в себе движок высокопроизводительного моделирования, расширенные возможности отладки на различных уровнях абстракций и поддержку самых последних стандартов языков проектирования и библиотек верификации.

Далее…

ALINT-PRO

Static Design Verification

ALINT-PRO™ is a design verification solution for RTL code written in VHDL, Verilog, and SystemVerilog, which is focused on verifying coding style and naming conventions, RTL and post-synthesis simulation mismatches, smooth and optimal synthesis, correct FSM descriptions, avoiding problems on further design stages, clocks and reset tree issues, CDC, RDC, DFT, and coding for portability and reuse. The solution performs static analysis based on RTL and SDC™ source files uncovering critical design issues early in the design cycle, which in turn reduces design signoff time dramatically. Running ALINT-PRO before the RTL simulation and logic synthesis phases prevents design issues spreading into the downstream stages of design flow and reduces the number of iterations required to finish the design.

Далее…

Платы TySOM

TySOM – это семейство плат разработки, на которых установлена микросхема Xilinx® Zynq™, объединяющая FPGA с процессором ARM® Cortex, предназначенных для  разработки встроенных приложений. Широкий набор периферийных устройств делает эти платы полезными для различных встроенных приложений в таких областях, как автомобильная промышленность, интернет вещей, промышленная автоматизация или встроенные высокопроизводительные вычисления (Automotive, IoT, Industrial Automation, HPC).

Далее…
Close Menu