Создание и моделирование проектов FPGA

Active-HDL™ – это интегрированное решение для создания и моделирования проектов ПЛИС в среде групповой разработки на платформе Windows®.Интегрированная среда разработки (Integrated Design Environment – IDE) Active-HDL – это полный комплект языковых инструментов HDL, графических средств описания и система смешанного моделирования на уровнях RTL/gate-level для быстрого создания и верификации проектов ПЛИС.

Менеджер маршрута проектирования дает доступ к более чем 120 инструментам САПР и ПЛИС в процессе описания проекта, моделирования, синтеза и его топологической реализации, и позволяет группам разработчиков оставаться на единой общей платформе во время всего процесса проектирования ПЛИС. Active-HDL поддерживает все основные семейства iПЛИС компаний Altera®, Atmel®, Lattice®, Microsemi™ (Actel), Quicklogic®, Xilinx® и других.

 

Основные особенности и преимущества

Управление проектами

• Унифицированное групповое управление проектами обеспечивает единообразие в работе локальных и удаленных команд разработчиков

• Конфигурируемый менеджер маршрута проектирования ПЛИС/САПР имеет интерфейсы к более чем 120 инструментам производителей ПЛИС, позволяя оставаться на одной платформе в процессе всей разработки

Графическое/Текстовое описание проекта

• Быстрое создание проектов с использованием текстовых описаний, блок-схем и автоматов конечных состояний

• Дистрибуция или передача блоков интеллектуальной собственности (IP) с использованием более защищённого и надёжного стандарта Interoperable Encryption

Моделирование и отладка

• Мощное общее ядро смешанного моделирования, которое поддерживает VHDL, Verilog, SystemVerilog(Design) и SystemC

• Обеспечение качества и надёжности кода с помогщью интерактивных графических средств отладки и инструментов контроля качества кода

• Выполнение верификации на основе критериев для идентификации неисполнимых частей проекта с применением инструментов анализа тестового покрытия

• Повышение качества верификации и нахождение большего количества ошибок с использованием ABV – Assertion-Based Verification (SVA, PSL, OVA)

• Устранение разрыва между моделированием HDL и средой высоко-уровневого математического моделирования для блоков цифровой обработки сигналов (DSP) через интерфейс MATLAB®/Simulink®

Документация HTML/PDF

• Извлечение проектной информации и представление её в легкой для понимания графической форме с использованием конвертера HDL в схемотехнические блок-диаграммы

• Быстрый обмен проектными данными с функцией автоматической генерации проектной документации в форматах HTML и PDF

Active-HDL_Datasheet_rv2017.07.26.pdf

Close Menu